Celem projektu jest praktyczna nauka architektur komputerów poprzez ich
implementację w formie umożliwiającej syntezę na układy FPGA. Pierwszym
krótkoterminowym celem projektu jest zaimplementowanie minimalnego
rdzenia RISC-V (RV32I) w mikroarchitekturze out-of-order. Implementacja
będzie miała w założeniu modularny charakter „generatora rdzeni”,
umożliwiający dodawanie, rekonfigurację i wymianę elementów składowych
rdzenia bez głębokich zmian w kodzie.
implementację w formie umożliwiającej syntezę na układy FPGA. Pierwszym
krótkoterminowym celem projektu jest zaimplementowanie minimalnego
rdzenia RISC-V (RV32I) w mikroarchitekturze out-of-order. Implementacja
będzie miała w założeniu modularny charakter „generatora rdzeni”,
umożliwiający dodawanie, rekonfigurację i wymianę elementów składowych
rdzenia bez głębokich zmian w kodzie.
- Nauczyciel: Marek Materzok